Lattice MachXO2 Pico Development Kit – platforma dla projektów SoC

 

Jedną z najbardziej interesujących nas nowości w ofercie firmy Lattice są układy MachXO2 programowalne klasyfikowane jako CPLD, ale o cechach i wewnętrznym wyposażeniu przewyższającym niejedną rodzinę FPGA. Drugim atutem rodziny MachXO2 są różnorodne, tanie, doskonale wyposażone zestawy ewaluacyjne, z których jeden – Pico Development Kit – przedstawiamy w artykule.

 

 

Oferta produkcyjna firmy Lattice przeżywała przez pewien czas regres, co skrzętnie wykorzystali najwięksi konkurenci tej firmy: Altera i Xilinx. Kłopoty Lattice’a – na szczęście – już minęły, dzięki czemu do rąk konstruktorów trafiły układy CPLD z rodziny MachXO2, których cechy powodują, że można je bez przesady uznać za bezkonkurencyjne i to nie tylko w gronie układów CPLD.

 

Możliwości i wyposażenie zestawu MachXO2 Pico Development Kit

 

Z czego wynikają peany ku czci układów z rodziny MachXO2? Przede wszystkim są to układy o dużych konfigurowalnych zasobach, sięgających w rejony niektórych rodzin FPGA (tabela 1). Wyposażono je w wewnętrzne bloki pamięci SRAM, którą użytkownik może wykorzystać we własnej aplikacji jako pamięć RAM o różnych konfiguracjach (klasycznie adresowanej, FIFO, pamięci dwuportowe itp.) lub ROM. Większość układów z rodziny MachXO2 wyposażono w jeden lub dwa wewnętrzne powielacze częstotliwości z PLL, które ułatwiają wytwarzanie sygnałów zegarowych o dużych częstotliwościach do taktowania logiki zaimplementowanej w układzie.

 

Tab. 1. Zestawienie najważniejszych cech układów MachXO2

Cecha/Typ układu XO2-256 XO2-640 XO2-640U XO2-1200 XO2-1200U XO2-2000 XO2-2000U XO2-4000 XO2-7000
Liczba bloków LUT 256 640 640 1280 1280 2112 2112 4320 6864
Pojemność pamięci EBR RAM
[kb]
0 18 64 64 74 74 92 92 240
Liczba bloków EBR RAM (9 kb/blok) 0 2 7 7 8 8 10 10 26
Pojemność pamięci rozproszonej RAM [kb] 2 5 5 10 10 16 16 34 54
Pojemność pamięci Flash UFM [kb] 0 24 64 64 80 80 96 96 256
Liczba wbudowanych PLL 0 0 1 1 1 1 2 2 2
Liczba interfejsów I2C 2 2 2 2 2 2 2 2 2
Liczba interfejsów SPI 1 1 1 1 1 1 1 1 1
Liczba timerów 1 1 1 1 1 1 1 1 1

 

 

 

O autorze