Prezentowany w portalu artykuł jest zaktualizowaną i rozszerzoną przez autora wersją publikacji z miesięcznika Elektronika Praktyczna 12/2010. 

Nowością w ofercie firmy Altera są układy CPLD tworzące rodzinę o nazwie MAX V. Ich wyposażenie i możliwości odbiegają od standardów znanych z klasycznych rodzin CPLD, budową i możliwościami są natomiast zbliżone do znanych dość dobrze na rynku układów z rodziny MAX II.
Konstruktorzy korzystający z układów MAX V mają do dyspozycji ich duże zasoby logiczne, w tym 8 kb wewnętrznej pamięci Flash. Podstawowe komórki logiczne (Logic Element) układów MAX V są zbudowane w sposób podobny do stosowanych w alterowskich FPGA, dzięki temu charakteryzują się podobną elastycznością konfiguracyjną. Wewnątrz układów MAX V zintegrowano także generator taktujący oraz implementowaną (ale w standardowych zasobach logicznych!) cyfrową pętlę PLL umożliwiającą generowanie wewnętrznych sygnałów zegarowych. Zestawienie podstawowych cech układów z rodziny MAX V przedstawiono w tab. 1.

 Tab. 1. Zestawienie podstawowych cech układów MAX V

Budowa układów MAX V

Schemat ilustrujący budowę układów MAX V pokazano na rys. 1. Każdy LAB (Logic Array Block) składa się z 10 podstawowych komórek logicznych LE (Logic Element) oraz zasobów komunikacyjnych o zasięgu lokalnym i globalnym, zapewniających komunikację pomiędzy implementowanymi w układzie fragmentami projektu.

Rys. 1. Schemat blokowy ilustrujący budowę układów MAX V

Rys. 2. Budowa komórki LE (kolorem zaznaczono tablicę LUT i konfigurowalny przerzutnik)

W skład LE wchodzi 4-wejściowa tablica LUT (Look-up Table – rys. 2) zintegrowana z generatorami przeniesień (co przyspiesza operacje arytmetyczne i logiczne wykonywane na wielobitowych danych) oraz konfigurowalny przerzutnik, który może pracować jako rejestr D oraz przerzutnik T, JK lub RS (w wersji synchronicznej i asynchronicznej). Układy MAX V wyposażono w 4 globalne linie zegarowe, którymi można przesyłać sygnały pobrane z wejść zewnętrznych lub wytwarzane wewnątrz układu (rys. 3).