LinkedIn YouTube Facebook
Szukaj
Szukaj

Newsletter

Proszę czekać.

Dziękujemy za zgłoszenie!

Wstecz
Artykuły

25.02.2011

Nowa rodzina układów CPLD w ofercie Altery: MAX V

 

Rys. 3. Globalne sygnały zegarowe mogą być pobierane z zewnątrz układów MAX V, mogą być także wytwarzane w ich wnętrzu

Rys. 3. Globalne sygnały zegarowe mogą być pobierane z zewnątrz układów MAX V, mogą być także wytwarzane w ich wnętrzu

 

 

Narzędzie programowe do realizacji projektów w CPLD z rodziny MAX V

Układy MAX V są obsługiwane przez dostępne bezpłatnie oprogramowanie Quartus II w wersji od 10.1 począwszy.

 

 

 

 

 

Pełne możliwości układów MAX V będzie można wykorzystać korzystając z obecnie (luty 2011) zapowiadanej wersji pakietu o numerze 11.0.

 

Wbudowana w układy MAX V pamięć Flash jest podzielona na dwa sektory po 4 kb (rys. 4), a korzystanie z jej zasobów umożliwiają megafunkcje dostarczane bezpłatnie wraz z systemem projektowym Quartus II (układy MAX V są obsługiwane począwszy od wersji 10.1):

 

 

Rys. 4. Wbudowana w układy MAX V pamięć Flash

Rys. 4. Wbudowana w układy MAX V pamięć Flash

 

 

 

Rys. 5. Wygląd symbolu graficznego megafunkcji ALTUFM_NONE

Rys. 5. Wygląd symbolu graficznego megafunkcji ALTUFM_NONE

 

 

– ALTUFM_NONE (rys. 5) – implementująca w projekcie dostęp do pamięci Flash “wprost” jak na rys. 4,

 

 

Rys. 6. Wygląd symbolu graficznego megafunkcji ALTUFM_SPI

Rys. 6. Wygląd symbolu graficznego megafunkcji ALTUFM_SPI

 

 

– ALTUFM_SPI (rys. 6) – pozwalająca operować na zawartości Flash poprzez interfejs SPI,

Autor: Piotr Zbysiński
Dyrektor ds. technologii w SomLabs
Tagi: CPLD, FPGA, generator

Przeczytaj również:

Grzegorz Kamiński: „Surowce krytyczne” w półprzewodnikach
Dwustronna przewodząca taśma 3M™ – seria 9793KT/KW
Hamamatsu opracowało pasek diod laserowych o mocy 2,0 kW