Cortex-M0+ vs Cortex-M0 – szybciej, taniej, energooszczędnie

Podstawowym celem firmy ARM podczas opracowywania rdzenia Cortex-M0 było przygotowanie maksymalnie taniej w implementacji wersji 32-bitowego rdzenia w znacznym stopniu zgodnego z większym „rodzeństwem” – Cortex-M3 i Cortex-M4/M4F. Podstawowym uproszczeniem w stosunku do rdzenia M3 było zredukowanie listy instrukcji asemblera do 56 rozkazów, które są podstawowym podzbiorem obsługiwanym przez wszystkie rdzenie Cortex-M, zrezygnowano także z modułu MPU, uproszczono blok sprzętowego debugowania, zmodyfikowano interfejs łączący pamięci z CPU, zmniejszono liczbę przerwań obsługiwanych przez kontroler NVIC, uproszczeniom i redukcjom poddano także wiele innych fragmentów rdzenia. Zabiegi te zaowocowały dwukrotnym zmniejszeniem dynamicznego poboru mocy przez Cortex-M0 w stosunku do Cortex-M3 (16 uW/MHz vs 32 uW/MHz w technologii referencyjnej 90LP) oraz trzykrotnym zmniejszeniem powierzchni zajmowanej przez rdzeń (0,04 mm² vs 0,12 mm²) – co ułatwia jego tanią implementację. Obniżenie poboru mocy i zmniejszenie zajmowanej powierzchni odbiły się na wypadkowej wydajności rdzenia Cortex-M0, który zamiast prędkości wykonywania programu 1,25 DMIPS/MHz (Cortex-M3) uzyskiwał w testach zaledwie 0,84 DMPIS/MHz. Tak znaczne obniżenie prędkości wykonywania programów i krótka lista instrukcji (co czasami wymagało wykonywania dłuższych sekwencji programowych zamiast jednego polecenia) redukowały zalety wynikające z mniejszego nominalnego poboru mocy na jednostkę częstotliwości taktowania. Problemy zgłaszane przez użytkowników i producentów mikrokontrolerów wyposażonych w rdzenie Cortex-M0 zostały dostrzeżone także przez firmę ARM, co zaowocowało wprowadzeniem do oferty zmodyfikowanej wersji rdzenia, nazwanej Cortex-M0+.
Nowy rdzeń charakteryzuje się zmniejszonym do 11 uW/MHz poborem mocy, jednocześnie zwiększono prędkość wykonywania przez niego programów do 0,93 DMIPS/MHz i to pomimo zredukowania głębokości pipelinening’u z trzech poziomów do dwóch, co pozwoliło dodatkowo zmniejszyć pobór mocy.
Integralną funkcją rdzenia Cortex-M0+ jest także jednotaktowy dostęp do portów GPIO, których obsługę zsynchronizowano z dostępem do pamięci rozkazów (synchronizacja odbywa się „przeciwnymi” zboczami sygnału zegarowego) za pośrednictwem magistrali AHB-Lite. Firma ARM wróciła w Cortex-M0+ do niektórych wcześniejszych pomysłów, zweryfikowanych w praktyce w rdzeniach Cortex-M3 i Cortex-M4, między innymi:
– rdzeń wyposażono w kontroler MPU ze sprzętowym podziałem pamięci na 8 chronionych obszarów, co zapewnia łatwość zarządzania dostępem do przechowywanych danych (rysunek 3),
– możliwa jest dynamiczna relokacja tablicy wektorów obsługi wyjątków,
– w rdzeniu Cortex-M0+ zintegrowano dodatkowe bloki sprzętowe wspomagające debugowanie jego pracy, w tym MTB (Micro Trace Buffer), który umożliwia wykorzystanie fragmentu RAM mikrokontrolera jako bufora kołowego przechowującego wybrany przez użytkownika zestaw danych.