Narzędzie SmartHLS do syntezy wysokiego poziomu na układach FPGA Microchip PolarFire

Microchip udostępnił narzędzie SmartHLS dla układów FPGA z serii PolarFire. Narzędzie umożliwia projektowanie w FPGA za pomocą modelu syntezy wysokiego poziomu. Oznacza to, że algorytmy opisane w języku C++ można zsyntezować do poziomu przesłań międzyrejestrowych (RTL). Pozwala to uprościć proces projektowania i zwiększyć produktywność zespołu inżynierów.

Współczesne urządzenia brzegowe wymagają jednocześnie dużej mocy obliczeniowej oraz małego poboru energii. Te wymagania dobrze spełniają układy FPGA. Tym niemniej, większość algorytmów obliczeniowych, wizji maszynowej oraz sterowania procesami przemysłowymi jest pisanych w C++ przez projektantów o niklej wiedzy na temat sprzętowej strony układów FPGA. SmartHLS pozwala skorzystać z kodu dostarczanego w językach wyższego poziomu.

SmartHLS to środowisko rozwojowe oparte na Eclispe. Pozwala na kompilację kodu w C++ do postaci bloku IP, który można zintegrować w środowisku Microchip Libero SmartDesign. Umożliwia to opis zachowania układu sprzętowego na wyższym poziomie abstrakcji niż w tradycyjnych narzędziach do projektowania w FPGA.

Więcej informacji na stronie: https://www.microsemi.com/product-directory/fpga-design-tools/5590-hls