Grzegorz Kamiński: Dlaczego powstały tranzystory FinFET i GAAFET?

Co dalej, czyli jakie kolejne konstrukcje tranzystorów wkrótce powinny zostać wdrożone i czy technologia 2 nm oznacza, że długość kanału tranzystora tyle wynosi?

Wstęp

Jakiś czas temu zadałem pytanie: Może 2 nm technologiczne są większe od 2 nm metrycznie? Pomyślałem, że czas już napisać na ten temat trochę więcej i temu właśnie służy pytanie tytułowe artykułu. Najprościej na nie odpowiedzieć, że standardowe tranzystory planarne MOSFET nie spełniały już naszych wymagań dla bardziej zaawansowanych technologii. Ale co to znaczy? Nowe tranzystory są bardziej skomplikowane w wytwarzaniu, a więc mamy kilka czynników, takich jak uzysk, dłuższy i bardziej skomplikowany proces technologiczny, konieczność opracowania nowych reguł symulacji i modelowania tych tranzystorów oraz konieczność modyfikacji programów do projektowania układów scalonych i pewnie kilka innych. Do tej pory skalowanie do coraz mniejszych rozmiarów tranzystorów planarnych było stosunkowo proste. To dlaczego z tego zrezygnowaliśmy, skoro czekało nas aż tyle wyzwań, no i co nie jest bez znaczenia, także dodatkowych kosztów? W tym tekście postaram się na to odpowiedzieć i pokazać że dalszy postęp technologiczny nie łączy się tylko wprost ze zmniejszaniem wymiarów tzw. węzłów technologicznych (ang. nodes). Przy czym postaram się do minimum ograniczyć stosowanie wzorów, chociaż całkowicie od nich nie da się uciec.

Tranzystor planarny MOSFET

Zanim poznamy przyczyny odejścia od tranzystorów planarnych MOSFET w najbardziej zaawansowanych układach cyfrowych, na rzecz nowszych konstrukcji tranzystorów, przyjrzyjmy się bliżej tej “starej” konstrukcji. Rysunek poniżej przedstawia uproszczoną strukturę tranzystora planarnego MOSFET.

W tym przypadku mamy do czynienia z tranzystorem planarmym MOSFET n-kanałowym, ale w cyfrowych układach scalonych są oba typy tranzystorów p i n kanałowe, ponieważ w tego typu układach króluje technologia CMOS. Zasada działania jest dość prosta. Przyłożenie dodatniego potencjału bramki (G), odpowiednio dużego, większego od tzw. napięcia progowego tranzystora Vth, względem źródła (S) powoduje przyciągnięcie elektronów do powierzchni i powstanie przy powierzchni inwersji czyli półprzewodnik podłoża typu p w tym miejscu zmienia się na n. Mamy więc “zwarcie” drenu (D) i źródła (S).  Jeżeli pomiędzy drenem a źródłem jest różnica potencjałów to przez kanał popłynie prąd, w tym wypadku elektronów. Mamy więc taki uniwersalny przełącznik elektroniczny sterowany napięciem bramki. Podobnie działa zwykły przekaźnik tylko w tym przypadku połączenie dwóch elektrod przekaźnika powoduje przepływ prądu przez jego cewkę. Prosty klucz elektroniczny tylko sterowany prądem cewki. Tyle bardzo uproszczona teoria działania tranzystora MOSFET.
Prąd drenu takiego tranzystora jest proporcjonalny do jego wymiarów geometrycznych, W – szerokość kanału tranzystora oraz L – długość kanału tranzystora.

ID ~ W/L

Ta zależność przez dziesięciolecia pozwala na skalowanie tranzystorów wraz z rozwojem technologii ich produkcji oraz osiąganie coraz mniejszych rozmiarów. Empiryczne prawo Moore’a działało bardzo dobrze.

Niestety w półprzewodnikach nic nie jest takie proste. Nawet na uproszczonym rysunku tranzystora planarnego MOSFET widać że, mamy złącza p (podłoże) – n ( źródło i dren), ciemnoniebieski obszar to tlenek bramki, w starszych technologiach jest to SiO2, szare elektrody, przy czym od dawna elektroda bramki jest wykonywana z polikrzemu, a co najważniejsze obszary drenu i źródła wchodzą pod bramkę. Lm na rysunki określa długość kanału na masce, a L to rzeczywista długość kanału. Tak więc praktycznie od początku powstania technologii CMOS długość kanału była krytycznym parametrem, określającym wiele parametrów tranzystora, a przy tym była wyznacznikiem stosowanej technologii, np. technologia 250 nm to znaczyło że długość kanału tranzystora wynosi 250 nm. Z reguły był to najmniejszy wymiar w układzie scalonym i z tego powodu był też wyznacznikiem poziomu technologicznego.

Ponieważ źródło-podłoże i dren-podłoże to złącza p-n to w ich pobliżu powstaje tzw. obszar zubożony, zubożony w nośniki prądu.  Na kolejnym rysunku, który wykonałem z pomocą AI, mamy opisane kolejne etapy włączenia tranzystora planarnego MOSFET.
Przepraszam, że opis jest po angielsku, ale tak było wygodniej to zrobić, by rysunek był prawidłowy. Opiszę pokrótce te 5 etapów.

VGS = 0 ( brak napięcia bramki) – obszar zubożony powstały na skutek istnienia złącza p-n (źródło-podłoże) i złącza spolaryzowanego zaporowo p-n (dren-podłoże). Zakładamy że napięcie dren-źródło jest równe napięciu zasilania VDS=VDD

0 < VGS < VT (VT napięcie progowe wcześniej oznaczone jako Vth, ale by być w zgodzie z rysunkiem poniżej użyłem nowego oznaczenia). Gdy napięcie VGS rośnie obszar zubożony rozszerza się.

VGS   = VT, napięcie bramka źródło osiągnęło napiecie progowe, początek tworzenia się obszaru inwersji przy powierzchni pomiędzy źródłem i drenem, obszar zubożony osiąga swoje maksimum.

Zmiana zakresu obszaru zubożonego w planarnym tranzystorze MOSFET w kolejnych etapach jego włączania

VGS   > VT, obszar inwersji już się utworzył, tranzystor zaczyna przewodzić, a obszar zubożony zmniejsza swój zasięg.

VGS   ≫ VT, silna inwersja przy powierzchni, obszar zubożony osiąga swój minimalny obszar.

Ten opis dobrze oddaje, jak przełącza tranzystor planarny MOSFET o relatywnie długim kanale. Przyjęło się, że tak działa dla długości kanałów do ok. 20 nm. A co dalej?

Efekty krótkiego kanału (SCEs – Short Channel Effects)

Dalej już nie możemy zmniejszać długości kanału ponieważ tzw. efekty krótkiego kanału są nie do przezwyciężenia stosując znane nam metody technologiczne.

Efekty krótkiego kanału (SCEs – Short Channel Effects) w planarnym tranzystorze MOSFET to zbiór niekorzystnych zjawisk fizycznych, które występują, gdy długość bramki/kanału (L) staje się porównywalna z szerokością warstwy zubożonej złącza źródła i drenu. W klasycznym, długokanałowym, planarnym tranzystorze MOSFET bramka ma pełną kontrolę elektrostatyczną nad kanałem. Jednak wraz ze zmniejszaniem się tranzystora, obszary źródła i drenu wywierają coraz większy wpływ na pole elektryczne kanału, pozbawiając bramkę kontroli i pogarszając parametry tranzystora.

To dlatego tyle pisałem o obszarze zubożonym powstałym w okolicach drenu i źródła.
SCEs to nie jest jedna przyczyna pogorszenia się parametrów tranzystora planarnego MOSFET. Wymieńmy kilka istotnych ale zaczynając od tych najmniej znaczących.

• Wstrzykiwanie gorących nośników (HCI – Hot Carrier Injection): Silne pola elektryczne przyspieszają elektrony lub dziury do wysokich energii w pobliżu drenu. Te „gorące nośniki” mogą zderzać się z atomami poprzez jonizację uderzeniową lub wstrzykiwać się bezpośrednio do tlenku bramki, trwale uszkadzając dielektryk i powodując długotrwały dryft napięcia progowego.
• Degradacja podprogowa ( SS- Subthreshold Swing Degradation): Ponieważ bramka współdzieli sprzężenie pojemnościowe z drenem i źródłem, a nie tylko z obszarem kanału, potrzeba znacznie większej zmiany napięcia VGS, aby obniżyć prąd tranzystora co negatywnie wpływa na szybkie wyłączenie tranzystora. Jak możemy się domyślić ma to istotny wpływ na szybkość działania np. procesora
• Przebicie (Punch-Through): Jeśli kanał zostanie zbyt mocno skrócony, obszary zubożenia źródła i drenu rozszerzają się i łączą się głęboko w krzemie. Bramka całkowicie traci kontrolę, co skutkuje niekontrolowaną, pasożytniczą ścieżką przepływu prądu między źródłem a drenem. By tego uniknąć musimy stosować coraz niższe napięcia zasilania, a inaczej mówiąc napięcia VDS, no ale to możemy robić do pewnego momentu, w przeciwnym razie napięcia byłyby tak małe, że stałyby się porównywalne z naszymi możliwościami technologicznymi, np. kontrolą napięcia progowego tranzystora.
• Nasycenie prędkości nośników (Carrier Velocity Saturation): W bardzo krótkich kanałach nawet niskie napięcia wytwarzają duże boczne pola elektryczne. Nośniki osiągają swoją maksymalną prędkość, co powoduje, że prąd drenu skaluje się liniowo ze zmianą VGS  zamiast kwadratowo, co poważnie ogranicza maksymalną prędkość działania tranzystora.
• Spadek napięcia progowego Vth ( Threshold Voltage Vth  = VT  Roll-Off): Obszary zubożenia wokół źródła i drenu dzielą część ładunku, który bramka musiałaby zubożyć by spowodować inwersję. Ponieważ bramka ma mniej ładunku do zrównoważenia, zanim nastąpi inwersja, napięcie progowe znacząco spada wraz ze zmniejszaniem się długości kanału.
  No i na koniec król efektów krótkiego kanału SCEs, czyli DIBL.
• Obniżenie bariery indukowanej drenem (DIBL – Drain-Induced Barrier Lowering): napięcie drenu VDS rozszerza znacząco obszar zubożenia drenu w obszarze kanału, fizycznie obniżając barierę potencjału na styku źródło-kanał. Pozwala to nośnikom prądu przepływać przez kanał nawet wtedy, gdy napięcie bramki VGS  jest mniejsze niż napięcie progowe tranzystora, generując ogromne podprogowe prądy upływu. To zjawisko ma także wpływ na “obniżenie się napięcia progowego tranzystora”. Tranzystor przewodzi znaczące prądy zanim VGS osiągnie Vth=VT. Jak możemy się domyśleć, to zjawisko ma istotny wpływ na wydzielanie się ciepła w układzie scalonym. Duży i stały przepływ prądu upływu w chip’ie liczącym miliardy tranzystorów musi prowadzić do wydzielania się dużych mocy w strukturze chipa a tym samym do wzrostu jego temperatury. Wiele parametrów tranzystora jest silną funkcją temperatury.

Jak widać wszystkie opisane wyżej zjawiska mają negatywny wpływ na parametry tranzystora i działanie całego układu scalonego.

Fundamentalnym ograniczeniem fizycznym dla planarnych tranzystorów MOSFET jest kanał o długości od około 20 nm do 28 nm. Ponieważ w tranzystorze planarnym bramka jest tylko na jednej powierzchni kanału, nie jest on w stanie skutecznie tłumić ścieżek upływu przebiegających przez głębsze warstwy podłoża. Próby kontrolowania tego zjawiska poprzez np. przez ekstremalne domieszkowanie kanału doprowadzały do degradacji innych parametrów tranzystora np. znacznej degradacji ruchliwości nośników prądu.  Aby pokonać to ograniczenie porzucono tradycyjne konstrukcje planarne tranzystorów MOSFET na rzecz zaawansowanych architektur wielobramkowych, takich jak tranzystory FinFET (gdzie bramka otacza trzy boki żebra krzemowego gdzie wytworzone są obszary źródła i drenu) i tranzystory GAAFET/nanosheet (gdzie bramka całkowicie otacza kanał), aby zmaksymalizować kontrolę elektrostatyczną przez elektrodę bramki i tłumić wszystkie efekty krótkokanałowe SCEs. Dodatkowo te nowe konstrukcje są trójwymiarowe (3D) i dodatkowo zmniejszają całkowita powierzchnię tranzystora. O to nam głównie chodzi, nie tylko o coraz krótszy kanał, ale o większe upakowanie tranzystorów na tej samej powierzchni.

Obniżenie bariery indukowanej drenem (DIBL – Drain-Induced Barrier Lowering)

Najczęściej za główną przyczynę opracowania nowych tranzystorów FinFET, a później GAAFET podaje się efekt DIBL. Dlatego poświęcę temu efektowi trochę więcej miejsca w tym tekście. Poniższy rysunek też wykonałem z użyciem AI.

 W tranzystorze planarnym MOSFET z długim kanałem, bramka całkowicie kontroluje  przepływ prądu. To jeszcze raz: w idealnym tranzystorze planarnym napięcie bramki  VG w pełni kontroluje prąd płynący w kanale. W miarę skracania długości kanału L, pole elektryczne drenu zaczyna jednak oddziaływać na obszar źródła, przejmując kontrolę nad nośnikami ładunku. W klasycznym tranzystorze planarnym, o długim kanale, bariera potencjału blokująca przepływ elektronów ze źródła do drenu zależy wyłącznie od napięcia bramki VG. W tranzystorach z krótkim kanałem zachodzą następujące zmiany:

• Rozszerzenie strefy zubożonej: Relatywnie wysokie napięcie drenu VD powoduje rozszerzenie się strefy zubożonej wokół złącza dren-podłoże w głąb krótkiego kanału.
• Przenikanie pola elektrycznego: Strefa zubożona drenu zbliża się fizycznie do strefy zubożonej źródła, a pole elektrycznego drenu zaczyna wpływać na barierę potencjału przy źródle.
• Obniżenie bariery: Wynikiem tego oddziaływania jest elektrostatyczne obniżenie bariery potencjału dla elektronów w źródle
• Przepływ nośników prądu: Obniżona bariera pozwala elektronom na przepływ nośników prądu ze źródła do kanału, wywołując przepływ prądu nawet przy VG < od napięcia progowego.

Obserwujemy to jako spadek napięcia progowego, wzrost prądów upływu, podprogowych oraz kilka innych niekorzystnych zjawisk. Jak wynika z rysunku, nawet przy kanałach na poziomie 100 nm to zjawisko już jest zauważalne. Wcześniej zwróciłem uwagę, że taki tranzystor zachowuje się tak jakby jego napięcie progowe obniżyło się. Z tego powodu DIBL mierzy się jako

DIBL =  ΔVth/ΔVD

gdzie ΔVth to zmiana napięcie progowego a ΔVD to zmiana napięcia drenu.

Doświadczenie, albo inaczej empiryczna zasada mówi nam, że jak DIBL jest < od 50 mV/V to tranzystor jest odporny na to zjawisko. Niestety dla tranzystorów planarnych MOSFET z krótkim kanałem wartość DIBL osiąga od 100 do 150 mV/V. Dla tranzystorów FiNFET wartość DIBL wynosi typowo 40-50 mV/V a dla tranzystorów GAAFET nawet ≦ 30 mV/V.
Na rysunku powyżej jest charakterystyka z lewej strony ID vs. VG. Dla dwóch różnych VD równych 0,1V i 1,0V mierzymy ten sam prąd dla którego określamy, że jest to napięcie progowe. To techniczny sposób wyznaczania DIBL. Na rysunku zaznaczony DIBL powinien być zaznaczony strzałkami poziomo a nie pionowo, no ale to przecież rysunek stworzony przez nieomylne AI…

Jak z tego widać, DIBL nabiera znaczenia w przypadku planarnych tranzystorów MOSFET z krótkim kanałem, 20-28 nm. To jeden z głównych powodów, dla których przemysł półprzewodnikowy rozpoczął stosowanie tranzystorów FinFET i a później tranzystorów GAAFET, w których bramka ma lepszą kontrolę elektrostatyczną nad przepływem prądu w kanale tranzystora.

Naturalna długość skalowania ( λ )

Naturalna długość skalowania (λ) określa, jak głęboko pole elektryczne bramki wnika w kanał tranzystora MOSFET (szczególnie w architekturach wielobramkowych, takich jak FinFET czy GAAFET) i definiuje odporność przyrządu na efekty krótkiego kanału (SCEs). Im mniejsza wartość λ, tym lepsza kontrola elektrostatyczna bramki nad kanałem i tym krótsza może być fizyczna długość kanału L.

W obrębie danej konstrukcji (np. planarnej lub FinFET), wartość DIBL zmienia się w zależności od kluczowych wymiarów fizycznych, co opisuje tzw. długość charakterystyczna skalowania λ. DIBL rośnie wykładniczo, gdy długość kanału L zbliża się do wartości λ.

I ponownie, doświadczenie albo inaczej empiryczna zasada mówi nam że L dla tranzystora planarnego MOSFET powinna wynosić od 4 do 5 wartości  λ.

Dla tranzystora planarnego MOSFET

dla FINFET to

a dla GAAFET to

Dla typowych parametrów technologicznych

λplanar  > λFinFET > λGAAFET

Efektywna długość kanału jest wyrażona wzorem

Leff = L – 2*λ

Efektywna długość kanału wzrasta od planarnego MOSFET-u przez FinFET do GAAFET-u dzięki lepszej kontroli elektrostatycznej. GAAFET oferuje najmniejszą redukcję długości kanału i dlatego umożliwia uzyskiwanie długości kanałów nawet poniżej  5 nm. Dla L = 20 nm  efektywna długość kanału Leff dla tranzystora planarnego zmniejsza się nawet o 50% do wartości 10 nm. W przypadku FinFET’a jest to już tylko 25% i wtedy  Leff = 16 nm, a dla GAAFET to tylko ok. 14% co daje wartość  Leff = ok. 17 nm.

Inaczej patrząc, jeżeli dla każdego typu tranzystora grubość tlenku bramki tOX jest taka sama i względna przenikalność dielektryczna tlenku bramki εOX jest taka sama (ten sam materiał bramki ), a tSi to grubość kanału, która jest “niczym nie ograniczona” w tranzystorze planarnym, a w FinFET’cie jest to szerokość płetwy tfin , a w GAAFET to grubość “nanoarkusza” tch. Z powyżej podanych wzorów wynika że dla tfin = tch

λFinFET = √2*λGAAFET

ale dla tranzystora planarnego

λplanar jest równa ok. 2.5 *λFinFET

To pokazuje dlaczego nie możemy użyć tranzystorów planarnych MOSFET dla najbardziej zaawansowanych węzłów technologicznych poniżej 20 nm. Można napisać, że dla tranzystora planarnego MOSFET dla L = 10 nm długość efektywna kanały spadłaby do ok. 0 nm, bo  λplanar = ok. 5 nm dla typowych wartości technologicznych.

Podsumowanie

Oczywiście istnieją metody ograniczania tego zjawiska, ale nie prowadzą one do całkowitego rozwiązanie tego problemu. Tylko nowe konstrukcje tranzystorów, czyli tranzystory FinFET oraz GAAFET rozwiązały ten problem.

W kontekście fizyki struktur półprzewodnikowych, zjawisko DIBL jest jedną z głównych barier skalowania klasycznych tranzystorów planarnych. To właśnie z powodu niemożliwości dalszego skutecznego tłumienia efektu DIBL w strukturach planarnych, przemysł półprzewodnikowy do wytwarzania najbardziej zaawansowanych układów scalonych  przeszedł na trójwymiarowe architektury tranzystorów, takie jak FinFET oraz Gate-All-Around (GAAFET), w których bramka otacza kanał z wielu stron i zapewnia nad nim znacznie lepszą kontrolę elektrostatyczną.

Tak na marginesie istnieje jeszcze jeden rodzaj tranzystora, już stosowany w przemyśle, który rozwiązuje ww. problemy. To tranzystory FD-SOI. Jednakże przemysł (obecnie ten typ tranzystora stosują STMicroelectronics  i GlobalFoundries) stosuje te tranzystory dla technologii o węzłach powyżej 20 nm. Trwają prace nad zastosowaniem tych tranzystorów do technologii <10nm. Technologia zasługuje na osobne jej opisanie, ponieważ jest to rozwiązanie “europejskie”, a nawet w opracowaniu koncepcji tego typu tranzystorów mają duży wkład polscy naukowcy.

Tranzystory FinFET i GAAFET

Można by założyć, że we wcześniejszej części tego tekstu już odpowiedziałem na tytułowe pytanie. Nie ma jeszcze odpowiedzi na podtytuł, a i tekst byłby niepełny, gdyby brakowało w nim choćby w skrócie opisu tranzystorów FinFET i GAAFET. Na poniższym rysunku jest uproszczona struktura tranzystora FinFET.

Uproszczona struktura tranzystora FinFET (Źródło: Emily Cooper/”How the father of FinFETs helped save Moore’s Law”; spectrum.ieee.org, a tak na marginesie to polecam artykuł)

Moim zdaniem, ten wielokrotnie powielany rysunek wymaga komentarza. Gdy założymy, że jest to tranzystor n-kanałowy, to podłoże (ang. Substrate) jest typu p. Źródło (Source) i dren (Drain) to półprzewodnik typu n, mimo, że rysunek nie wyróżnia tych obszarów od podłoża, przynajmniej innym kolorem. Pomiędzy drenem, a źródłem pod bramką (Gate) jest także półprzewodnik, ale typu p i to tam znajduje się kanał tranzystora, otoczony tlenkiem bramki z trzech stron (żółty kolor na rysunku).

Jeszcze jeden element wymaga wyjaśnienia, a mianowicie izolator (Insulator), który też może być dwutlenkiem krzemu. Tak naprawdę powinien on wypełnić wolną przestrzeń aż do wysokości elektrody bramki (zielony obszar), by splanaryzować powierzchnię przed wykonaniem kolejnych etapów technologicznych. Najczęściej rysunki wyglądają jak powyżej, aby w plastyczny sposób ukazać tytułową płetwę (ang. fin), co jest odzwierciedlone w nazwie tego tranzystora – FinFET.

Tranzystor polowy FinFET znacząco różni się od tradycyjnej, planarnej konstrukcji tranzystora MOSFET. Zamiast płaskiego, dwuwymiarowego kanału, tranzystor FinFET wykorzystuje trójwymiarową (3D) strukturę, w której kanał krzemowy jest uniesiony w postaci cienkiej, pionowej „płetwy” wystającej z podłoża. Elektroda bramki otacza następnie tę płetwę z wielu stron, zazwyczaj z trzech (góra i dwa boki). Ta trójwymiarowa architektura radykalnie poprawia kontrolę elektrostatyczną nad kanałem.

W konwencjonalnym, planarnym tranzystorze MOSFET bramka steruje kanałem tylko od górnej powierzchni. Wraz ze zmniejszaniem się długości kanału, wpływ bramki na cały kanał maleje, co prowadzi do słabej kontroli, szczególnie w pobliżu obszarów źródła i drenu. Prowadzi to do szkodliwych zjawisk, takich jak np. wcześniej opisany DIBL  i wzrost podprogowego prądu upływu, gdzie prąd płynie nawet wtedy, gdy tranzystor powinien być wyłączony.

Tranzystory FinFET łagodzą te problemy skutecznie.  Owinięcie bramki wokół płetwy pozwala na znacznie silniejsze i bardziej równomierne sterowanie za pomocą bramki polem elektrycznym w całej objętości kanału. To wzmocnione sprzężenie elektrostatyczne umożliwia pewne przełączanie między stanami „włączony” i „wyłączony”, zmniejszając prądy upływu i poprawiając szybkość przełączania. Samą płetwę możemy sobie wyobrazić  jako wiele równoległych kanałów, zwiększających efektywną szerokość tranzystora, a tym samym jego prąd sterujący.

W tranzystorze planarnym szerokość kanału wprost była określona na masce jako W. Szerokość kanału W w  tranzystorze FinFET,  Wfin określone jest wzorem:

Wfin = nfin * (2*Hfin + Tfin)

gdzie:

nfin – to liczba płetw, w praktyce w wielu konstrukcjach układów scalonych stosuje się więcej niż jedną płetwę w pojedynczym tranzystorze, Hfin – wysokość płetwy, a Tfin – grubość płetwy

Ta konstrukcja umożliwia osiągnięcie większych prądów sterujących, przy mniejszej powierzchni tranzystora a tym samym taki tranzystor szybciej przełącza pomiędzy stanami logicznymi “0” i “1”.

Jednakże, tranzystor FinFET ma dalej połączenie z podłożem i efekty krótkokanałowe nie występują, albo lepiej powiedzieć że nie odgrywają istotnej roli aż do długości kanału na poziomie 7 nm. Dalej zwiększając skalę integracji okazał się potrzebny kolejny postęp w konstrukcji tranzystorów i tak powstał tranzystor Gate-All-Around (GAAFET), gdzie bramka otacza kanał ze wszystkich czterech stron. Na rysunku poniżej jest uproszczona struktura takiego tranzystora z trzema tzw. nanoarkuszami ( ang. nonosheets). Już nie będę powtarzał opisu, podobnego jak dla tranzystora FiNFET. Można się domyślić co poszczególne obszary oznaczają. By lepiej widać było tlenek bramki dodałem kolejny rysunek zaczerpnięty z reaserchgate.net.

Szerokość kanału W w  tranzystorze GAAFET,  WGAAFET  określone jest wzorem:

WGAAFET = nns*2*(Hns + Tns)

gdzie:

nns – to liczba nanoarkuszy, w praktyce w wielu konstrukcjach układów scalonych stosuje się więcej niż jeden nanoarkusz w pojedynczym tranzystorze; Hns – szerokość nanoarkusza, a    Tns – grubość nanoarkusza

Uproszczona struktura tranzystora Gate-All-Around FET (GAAFET) | źródło: semiengineering.com

Tranzystor FinFET i GAAFET | źródło: reaserchgate.net

Proszę pamiętać, że źródła i dreny nanoarkuszy nie “wiszą w powietrzu”, a obszar między nimi jest wypełniony. Ponieważ muszą one być zwarte ze sobą, to wypełnienie może być materiałem przewodzącym.

W tranzystorze FinFET bramka otaczała kanał z trzech stron, pozostawiając dolną część (podstawę płetwy) połączoną z podłożem.  Przy przejściu do technologii 2-3 nm, dół płetwy zaczyna generować relatywnie duże upływy prądu. GAAFET rozwiązuje ten problem poprzez podział kanału na tzw. nanoarkusze. Zamiast jednej pionowej ściany, kanał jest podzielony na kilka poziomych pasków, a materiał bramki oraz elektroda sterująca bramki wpływa również pod spód każdego paska. Daje to 100% kontroli elektrostatycznej nad poruszającymi się elektronami, eliminując zjawisko ucieczki ładunku do podłoża. Dlatego GAAFET pokonuje FinFET dla najbardziej zaawansowanych węzłów 2 i 3 nm.

Mały rys historyczny

Pierwsze FinFETy zastosował Intel w procesorze Ivy Bridge w roku 2011, technologia 22 nm. Pierwsze tranzystory GAAFET w komercyjnym produkcie zostały zastosowane w 2022 roku przez Samsunga. Co ciekawa nad oboma koncepcjami pracowano od drugiej połowy lat 80-tych ubiegłego stulecia, ale kluczowe prace naukowe i pierwsze laboratoryjne tranzystory powstały dla FinFET ok. roku 2000, a dla GAAFET ok. roku 2006.  Jak widać praktyczne wdrożenie za każdym razem zajmuje minimum dekadę. Czy to oznacza że kolejne typy tranzystorów wejdą do produkcji po roku 2030? Możliwe, ale to pokazuje, że mimo iż postęp wydaje się nam bardzo szybki, to z powyższego krótkiego rysu historycznego widać. że nic nie dzieje się z roku na rok. Postęp to często lata badań, a wdrożenie komercyjne od opracowania zajmuje także bardzo dużo czasu.

Co dalej?

Konstruktorzy układów scalonych, tych najbardziej zaawansowanych dążą do poprawy wydajności (szybsze działanie, więcej obliczeń w jednostce czasu), zmniejszenia zużycia energii przez układ scalony co jest bardzo ważne zważywszy na fakt że zawiera on coraz więcej tranzystorów (Aby to osiągnąć pojedynczy tranzystor musi konsumować coraz mniej energii), do zmniejszenia pojedynczej komórki układu scalonego (w technologii CMOS jest to para tranzystorów, jeden p i jeden n-kanałowy) oraz – co nie jest bez znaczenia – koszt wytworzenia układu scalonego. Razem jest to określane jako PPA-C (Performance, Power, Area and Cost). Ten ostatni czynnik, często niedoceniany, jest niezwykle istotny. Nowe tranzystory FinFET, GAAFET wymagały stworzenia nowych narzędzi, nowych technologii a sama technologia ich wytwarzania jest tak skomplikowana, że przez to jest bardzo kosztowna. Gdyby ten koszt nie był akceptowany przez rynek to niewątpliwie nie byłyby one wdrożone, mimo istotnych zalet technicznych.

Dla przykładu poniżej jest rysunek pary tranzystorów CMOS na etapie wytwarzania bramki w technologii 180-250 nm.

Sama elektroda bramki to polikrzem z metalizacją tytanową. Poniżej elektrody jest tlenek bramki, jeszcze w tych technologiach to zwykły SiO2 – dwutlenek krzemu.

W technologii FinFET sytuacja się komplikuje. Bo po kolei mamy następujące warstwy, zaczynając od kanału:

• SiO2 – dwutlenek krzemu, warstwa przejściowa do właściwego tlenku bramki
• HfO2 – dwutlenek hafnu, tzw. izolator High-k
• TaN – azotek tytanu, jako warstwa przejściowa, bariera dyfuzyjna
• Właściwa elektroda bramki, ale inna dla tranzystora NMOS – TiAlC i PMOS -TiN
• Aby zapewnić dobre przewodzenie prądu, a tym samym zmniejszyć straty rdzeń elektrody bramki jest wykonany z wolframu lub aluminium, przy czym aluminium zwykle zawiera domieszki innych metali

Nie trzeba opisywać dokładnie procesów technologicznych by móc sobie wyobrazić że wykonanie tego samego elementu czyli tlenku bramki i elektrody bramki w tranzystorze FinFET jest dużo bardziej skomplikowane niż dla tranzystora planarnego. Skomplikowane oznacza także że bardziej kosztowne.

Mapa drogowa nowych konstrukcji tranzystorów MOSFET w technologii CMOS | źródło: imec

FinFET i GAAFET już pokrótce opisaliśmy.  N3 to nazwa technologii 3 nm. N2 – 2 nm a A14 to 1,4 nm =14Å (Ångstrem), Dla technologii A10 mamy opis “Outer wall Forksheet” – to opracowany przez imec zmodyfikowany GAAFET. By zmniejszyć wielkość komórki CMOS wprowadzone sa ściany (wall) izolatora (oznaczone na żółto). Za ścianą musi znajdować się tranzystor tego samego typu, czyli za ścianami są tranzystory p-p i n-n kanałowe.  Ostatnia nowa technologia to CFET, gdzie tranzystory p i n są umieszczone jeden nad drugim.

Technologie A10 czyli “Outer wall Forksheet” imec opracował w 2025 roku, no ale technologia ma być wdrożona, wg. imec w roku 2031. Prawdopodobnie będzie to kilka lat później, czyli ponownie minie pewnie dekada zanim opracowanie znajdzie komercyjne zastosowanie.

No i tu powstaje pytanie czy imec zarabia na tych opracowaniach. A10 jest przecież komercyjną nazwą kolejnych technologii stosowanych między innymi przez TSMC. imec oczywiście zarobi na tym rozwiązaniu, ale nie poprzez bezpośrednią sprzedaż produktów. Jako non-profit ośrodek R&D, imec generuje przychody poprzez licencjonowanie swojego  portfolio własności intelektualnej (IP) i prowadzenie wspólnych programów badawczych finansowanych przez wiodących światowych producentów chipów. IMEC’s Industrial Affiliation Programs (IAPs) oficjalnie znany jako  IMEC International Industrial Affiliation Programs (IIAPs), stanowi podstawę tego modelu biznesowego by zredukować koszty opracowania, a także ryzyka związane z wdrożeniem.  Wiodący producenci chipów współdziałają w tym modelu, a inżynierowie TSMC, Intela i Samsunga pracują razem w lanoratoriach imec. Firmy te oczywiście płacą bardzo duże roczne składki członkowskie, aby dołączyć do programów R&D imec. Technologia A10 została opracowana bezpośrednio w ramach tych programów, co oznacza, że główni producenci współfinansowali prace badawczo-rozwojowe. W podobny sposób współpracują z imec producenci urządzeń do produkcji chipów tacy jak ASML czy Applied Materials. Kolejny raz okazuje się, że Europa ma się całkiem dobrze w dziedzinie opracowywania najnowocześniejszych technologii półprzewodnikowych, bo imec to firma belgijska.

Powierzchnia komórki CMOS na rysunku powyżej to CH x CPP, jednak w praktyce powierzchnia jednej komórki jest 2 a nawet 3 razy większa, czyli powierzchnia komórki N x CH x CPP, gdzie N = 2 lub 3. CPP, czyli ang. Contacted Poly Pitch, to minimalna odległość mierzona od środka jednej bramki tranzystora do środka sąsiedniej bramki (wliczając w to przestrzeń na kontakty źródła i drenu). Często stosuje się też zamienną nazwę CGP (Contacted Gate Pitch), ponieważ w nowych technologiach jest inny materiał bramki niż polikrzem. CH jest to ang. Cell Height (CH), jak widać na rysunku, z wysokością ma to niewiele wspólnego. Wymiar ten jest zazwyczaj mierzony jako wielokrotność tzw. ścieżek metalowych (ang. Tracks, np. komórki 5T, 4T oznaczają, że w komórce mieści się odpowiednio 5 lub 4 równoległe ścieżki metalalizacji). Ponieważ dalsze zmniejszanie fizycznego CPP zbliża się do limitów fizycznych, to właśnie redukcja CH (np. poprzez usuwanie wolnych przestrzeni między tranzystorami n i p oraz wprowadzanie tranzystorów pionowych typu CFET) jest głównym motorem dalszego zwiększania gęstości upakowania układów scalonych. Wartość T obecnie to 20-30 nm. Ze względu na stosowanie wspólnych szyn zasilających dla dwóch sąsiednich komórek w praktyce CH może być równe np. 5.5T.
Po co napisałem to całe wyjaśnienie? Dzięki temu łatwiej będzie zrozumieć rysunek zamieszczony poniżej.

Zaktualizowana mapa drogowa imec do roku 2041  która obejmuje zagadnienia związane z  wbudowaną pamięć RAM | źródło: imec

Właściwie po co to wszystko powyżej napisałem? Po pierwsze, by wyjaśnić dlaczego powstały nowe konstrukcje tranzystorów typu FinFET i GGFET. A po drugie, aby odpowiedzieć na pytanie z podtytułu “czy technologia 2 nm znaczy, że długość kanału tranzystora tyle właśnie wynosi”.

Najprościej można odpowiedzieć jednym słowem – nie, technologia 2 nm nie oznacza, że długość kanału tranzystora wynosi dokładnie 2 nm. Współczesne nazwy procesów technologicznych (takie jak 3 nm, 2 nm czy A18 A14, oznaczające 1,8 nm czy 1,4 nm) są czystym marketingiem i nazwami handlowymi, dlatego nie odzwierciedlają żadnego rzeczywistego wymiaru fizycznego w układzie scalonym. W przeszłości nazwa węzła (np. 180 nm) oznaczała rzeczywistą długość kanału tranzystora L. Jednakże, gdy miniaturyzacja zbliżyła się do granic fizycznych i pojawiły się opisane efekty krótkokanałowe, producenci zmuszeni byli znaleźć rozwiązanie. Tym rozwiązaniem są tranzystory FinFET, a później GAAFET. W technologii określanej jako „2 nm”, fizyczna długość kanału oraz odległości między tranzystorami (tzw. gate pitch) wynoszą zazwyczaj od kilkunastu do kilkudziesięciu nanometrów. Te tytułowe 2 nm to taki wskaźnik pokazujący, jak zaawansowana jest technologia. Sugeruje, jak mały musiałby być tradycyjny planarny tranzystor MOSFET, aby uzyskać taką samą wydajność i energooszczędność oraz gęstość upakowania. Informuje to klienta (znaczenie marketingowe i handlowe), że nowy proces oferuje wyższą gęstość upakowania elementów oraz mniejsze zużycie energii niż poprzednia generacja technologiczna (np. N3 = 3 nm vs N2 = 2nm).