W tym odcinku pokazujemy kolejną, bardzo przydatną w projektowaniu instrukcję języka VHDL – „case” – która umożliwia weryfikację wystąpienia zadanych przez projektanta warunków logicznych…
Lark Board – zestaw rozwojowy z układem Cyclone V (FPGA+ARM) firmy Altera
Firma element14 ogłosiła udostępnienie płytki rozwojowej Lark Board opartej na rozwiązaniu typu SoC Cyclone firmy Altera.
[KURS FPGA 8] Parametryzowany multiplekser N-bitowy
Zapraszamy do obejrzenia 8. odcinka naszego multimedialnego kursu projektowania sprzętu w FPGA z wykorzystaniem języka VHDL. Ilustrujemy w nim parametryczne projektowanie układów kombinacyjnych…
[KURS FPGA 7] Multipleksery magistralowe
W tym odcinku kursu przedstawiamy sposób realizacji w języku VHDL multiplekserów magistralowych…
MAX10 – nowa rodzina układów FPGA firmy Altera
Dzięki licznym zintegrowanym zasobom układy FPGA MAX 10 pozwalają zmniejszyć całkowity koszt systemu, zapewnić jego wysoką niezawodność oraz zaoszczędzić do 50% powierzchni płytki w stosunku do konkurencyjnych rozwiązań.
[KURS FPGA 6] Multipleksery
Szóstą część kursu poświęcamy przybliżeniu sposobów projektowania w VHDL cyfrowych multiplekserów…
[KURS FPGA 5] Komparator – detektor równości
Przedstawiamy kolejny w naszym kursowym cyklu przykład, który posłuży między innymi do wprowadzenia pojęcia sygnału w VHDL…
Strona www firmy Altera dla osób rozpoczynających przygodę z układami FPGA
Firma Altera wychodzi naprzeciw potrzebom inżynierów chcących rozpocząć swoją przygodę z układami programowalnymi typu FPGA, udostępniając nieodpłatnie zestaw materiałów edukacyjnych.
[KURS FPGA 4] Wielowejściowe bramki logiczne
W czwartej części kursu zajmujemy się definicjami wektorów bitowych w VHDL, które znajdują zastosowania m.in. w definiowaniu wielowejściowych bramek logicznych i operowaniu na ich sygnałach wejściowych…
[KURS FPGA 3] Testowanie i weryfikacja funkcjonowania bramek logicznych
W trzeciej części kursu zajmujemy się bramkami logicznymi, które są podstawowym budulcem wszelkich struktur logicznych implementowanych w FPGA…