Na rysunkach 4, 5 i 6 przedstawiono oscylogramy ilustrujące transfer sygnałów przez linie układu PCA9515. W badanym urządzeniu układ master pracował z poziomami logicznymi 0/3,3V (TTL-LV) i był podłączony do kanału 1 (przebieg górny). Układ slave pracował z poziomami 0/5V (TTL) i był podłączony do kanału 2 (dolny przebieg). Na rysunkach 4 i 5 pokazano ramki danych w linii SDA, natomiast na rysunku 6 – przednie zbocza impulsu zegarowego SCL. Maksymalne opóźnienie sygnałów wnoszone przez układ PCA9515 nie powinno przekroczyć 170 ns (typowo poniżej 100 ns).

Rys. 4. Widok ramki danych przesyłanej z mastera zasilanego napięciem 3,3 V (przebieg górny) do slave’a zasilanego napięciem 5 V (przebieg dolny)

Rys. 5. Fragment przebiegu z rysunku 4 z rozciągniętą podstawą czasu

Rys. 6. Zbocze sygnału SCL na wyjściu mastera zasilanego napięciem 3,3 V (przebieg górny) i na wyjściu układu PCA9515 (przebieg dolny)

Rys. 7. Jednym z możliwych zastosowań układu PCA9515 jest separowanie i czasowe dołączanie magistral I2C lub SMbus o różnych maksymalnych częstotliwościach taktowania

W takiej konfiguracji jest możliwa współpraca podsystemów komunikujących się za pomocą I2C o różnych prędkościach maksymalnych – jak pokazano na rysunku 7. Mikrokontroler master po zakończeniu transmisji z układem taktowanym 100 kHz odłącza część magistrali, w której jest on ulokowany, dzięki czemu z pozostałymi układami może prowadzić transmisję z częstotliwością 400 kHz.
Ryszard Szymaniak, Aries RS