Projekty inteligentnych sterowników przetwornic z tranzystorami GaN — część 2: konfiguracja i optymalizacja

Zapewnienie odpowiedniego opóźnienia czasu martwego tradycyjnie rozwiązywano poprzez wbudowanie w sterownik stałych, wstępnie ustawionych opóźnień lub poprzez możliwość regulacji w pewnym zakresie za pomocą elementów zewnętrznych. Regulacja ta musi być dostosowana do konkretnych tranzystorów FET w oparciu o ich charakterystykę, aby zapobiec uszkodzeniom spowodowanym przesterowaniem. Prawidłowe pomiary mogą być czasochłonne i trudne do wykonania. Optymalizacja szybkości narastania i opadania sygnału oraz opóźnień włączania i wyłączania wymaga zwrócenia szczególnej uwagi na techniki pomiarowe. Dzięki temu można zapewnić dostarczanie maksymalnej mocy przy minimalnych stratach i bez ryzyka uszkodzenia elementów przełączających.

Wprowadzenie

W artykule omówiono podstawy fizyczne zasilaczy impulsowych oraz metody prawidłowego fizycznego pomiaru wynikających z nich zjawisk. Po skonfigurowaniu układu na stole laboratoryjnym zaczyna się prawdziwa praca. W przeciwieństwie do monolitycznych układów scalonych, sterowniki są zaprojektowane do pracy z szeroką gamą elementów przełączających i aby zapewnić optymalną wydajność, muszą być w pewnym stopniu do nich dostrojone. Jeśli technika pomiarowa nie budzi już wątpliwości, przebiegi na bramce i przełączniku dostarczają cennych informacji na temat tego, jakie wartości elementów należy zmodyfikować, aby zapobiec uszkodzeniu tranzystorów FET z azotku galu (GaN) i uzyskać możliwie najbardziej wydajną pracę.

Optymalizacja połączenia bramki

Aby ograniczyć szczytowe przeregulowanie, należy zwiększyć rezystancję  rezystora podciągającego napięcie bramki. Jeśli napięcie to rośnie powoli i nie dochodzi do przeregulowania, nie spowoduje to uszkodzenia tranzystora FET, ale sterownik opóźni jego włączenie lub wyłączenie w celu zachowania zaprogramowanego czasu martwego. Spowoduje to zwiększenie strat przejściowych związanych z nadmierną rezystancją w obwodzie bramki. Aby skorygować ten efekt, należy zmniejszyć rezystancję pull-up bramki.

Do lepszego zrozumienia tego działania pomocny jest rysunek 1 wyjaśniający wpływ rezystancji bramki na przebieg. Górny wykres przedstawia napięcia bramki występujące przy czystej ścieżce PCB — czyli praktycznie zerowej rezystancji pull-up i pull-down na górnej i dolnej bramce (przebiegi TG i BG). Dolny wykres przedstawia przebiegi dla rezystancji pull-up i pull-down wynoszącej 10 Ω zarówno dla górnej, jak i dolnej bramki. Pamiętając, że idealne przełączanie wiąże się z natychmiastowymi przejściami, preferowany jest przebieg szybko narastający z niewielkim przeregulowaniem w granicach dopuszczalnych dla całego zakresu napięcia wejściowego i prądu wyjściowego, niż nadmiernie tłumiony przebieg bramki. Przeregulowanie opadającego napięcia na bramce jest korygowane w podobny sposób poprzez zwiększenie lub zmniejszenie rezystora pull-down bramki. Środkowy wykres przedstawia rozsądny kompromis między przeregulowaniem występującym dla 0 Ω, a nadmiernymi opóźnieniami wymaganymi dla całkowitego wyeliminowania przeregulowania i niedoregulowania przy rezystancji 10 Ω.

Rysunek 1. Wpływ rezystancji szeregowej na szybkość narastania napięcia na bramce (narastające zbocze SW). TG: górna bramka, BG: dolna bramka. Na górnym rysunku pokazano przełączenie bramki wyłącznie ścieżką PCB (0 Ω). Środkowy rysunek dotyczy zoptymalizowanej rezystancji bramki. Dolny rysunek przedstawia wszystkie bramki z rezystancją 10 Ω w torze między wyprowadzeniami sterownika a bramkami. Najbardziej krytycznym parametrem dla narastania napięcia w węźle SW jest RTGPULL-UP.

Kluczową zaletą rozdzielenia linii pull-up i pull-down jest możliwość dopasowania każdej rezystancji. Należy zauważyć, że rezystancja podciągająca 2 Ω zastosowana w przypadku środkowej krzywej z rysunku 1 wystarczająco tłumi przeregulowanie, natomiast już rezystancja pull-down 1 Ω  wystarcza do skorygowania niedoregulowania (undershoot) widocznego na górnych przebiegach zarówno górnej, jak i dolnej bramki (rysunek 2).

Rysunek 2. Wpływ rezystancji szeregowej na szybkość narastania napięcia na bramce (opadające zbocze SW). TG: górna bramka; BG: dolna bramka. Na górnym rysunku pokazano przełączenie bramki wyłącznie ścieżką PCB (0 Ω). Środkowy rysunek dotyczy zoptymalizowanej rezystancji bramki. Dolny rysunek przedstawia wszystkie bramki z rezystancją 10 Ω w torze między wyprowadzeniami sterownika a bramkami. Najbardziej krytycznym parametrem dla narastania napięcia w węźle SW jest RTGPULL-DOWN.

Niewłaściwe rozmieszczenie elementów lub zbyt konserwatywne tłumienie rezystancji bramki ma swoją cenę. Im dłuższy jest czas przejścia – nawet przy niemal zerowym czasie martwym gwarantowanym z punktu widzenia progu – tym bardziej straty związane z przejściem zmniejszą wydajność.

Potwierdza to analiza termiczna przeprowadzona przy użyciu kamery termowizyjnej FLIR. Zostało to bardzo wyraźnie zilustrowane na rysunku 3, pokazującym wzrost temperatury o prawie 40°C między rezystorami 0 Ω i 10 Ω, zmierzonymi na poprzednich rysunkach. Oznacza to stratę w dostępnym budżecie mocy, zanim zostanie przekroczone dopuszczalne obciążenie termiczne tranzystorów FET. Kolejną kwestią, na którą należy zwrócić uwagę w przypadku dolnej bramki, jest zjawisko włączenia fantomowego, które objawia się wzrostem amplitudy oscylacji zbliżającej się do napięć progowych dolnego tranzystora FET. Włączenie obu tranzystorów FET nigdy nie jest dobrym pomysłem! Układy LTC7890 i LTC7891 mają niskoimpedancyjne sterowniki bramek, które pomagają temu zapobiegać. Mając to na uwadze, należy jednak zoptymalizować rezystancję pull-down,. Proces optymalizacji poziomów sterowania bramką gwarantuje bezpieczne przełączanie tranzystorów FET w każdych warunkach przy zastosowaniu inteligentnego czasu martwego bliskiego zeru, ale w jaki sposób należy zweryfikować inne tryby pracy lub czasy martwe?

Rysunek 3. Termiczna lokalizacja strat przejściowych spowodowanych rezystancją bramki. Górne zdjęcie wykonano przy napięciu wejściowym 24 VIN i wyjściowym 12 VOUT przy prądzie 10 A, wykorzystując rezystancję ścieżek PCB na wszystkich ścieżkach bramki, co spowodowało osiągnięcie temperatury szczytowej 52,1°C na górnym tranzystorze FET. Dolne zdjęcie przedstawia identyczne warunki z rezystancją 10 Ω na wszystkich ścieżkach bramki. Temperatura górnego tranzystora FET wzrasta do 93,4°C bez dodatkowej mocy na wyjściu.

Wybór opóźnienia czasu martwego

W niektórych przypadkach projektant może zdecydować się, albo zostać zobowiązany do zastosowania określonego czasu martwego. Układy LTC7890 i LTC7891 oferują trzy tryby sterowania czasem martwym, podsumowane w tabeli 1. Układ z inteligentnym sterowaniem zapewniającym praktycznie zerowy czas martwy odpowiednio przełącza bramkę tak, aby nawet przy tak precyzyjnym taktowaniu nie pozostawały destrukcyjne poziomy energii.

Adaptacyjna metoda regulacji czasu martwego między bramkami jest oparta na pomiarze progów realizowanego bezpośrednio na bramkach z zastosowaniem połączeniem Kelvina, dostosowując czasy przełączania tak, aby domyślnie utrzymywać czas martwy równy 20 ns. Istotny jest dostępny budżet mocy przed przekroczeniem dopuszczalnego obciążenia termicznego tranzystorów FET.

Kolejną kwestią, na którą należy zwrócić uwagę, jest programowalny czas martwy dolnego RSET, który wykorzystuje tę samą logikę wewnętrzną, ale pozwala na precyzyjne dostosowanie wartości 20 ns w zakresie od 7 ns do 60 ns. W przypadku zastosowania którejkolwiek z tych dwóch pozostałych konfiguracji konieczne będzie ustawienie progów wyzwalania na 1 V za pomocą sygnałów bramkowych. Pozwoli to na weryfikację, czy synchronizacja działa zgodnie z zaprogramowaniem.

Tabela 1. Konfiguracja trybu DTC

Wybór czasu martwego wymaga znalezienia kompromisu. Aby uzyskać jak najmniejsze straty, należy zastosować inteligentnie sterowany, niemal zerowy czas martwy i polegać na architekturze inteligentnej detekcji oraz adaptacyjnej regulacji czasów przełączania, co pozwala uzyskać maksymalną gęstości mocy przy najwyższej sprawności. Wiedza na temat tego, jak skonfigurować i zweryfikować, czy czas martwy został zminimalizowany do wartości bliskiej zeru za pomocą odpowiednich pomiarów, sprawia, że jest to zazwyczaj najlepsza opcja.

Na rysunku 4 przedstawiono efekt zastosowania czasu martwego bliskiego zeru przy zoptymalizowanej rezystancji bramki. Nie występuje tu widoczny czas przewodzenia wstecznego i nie w tym przypadku nie została zastosowana równoległa dioda Schottky’ego w celu ochrony tranzystora GaN FET, co wiązałoby się z dodatkowymi stratami. W rezultacie zostaje osiągnięta maksymalna sprawność i minimalne obciążenie termiczne.

Jeśli jednak wymagania projektowe nakazują zastosowanie pewnego skończonego czasu martwego wykraczającego poza ten poziom, tryby adaptacyjne pozwolą na ustawienie dowolnej wartości zapewniającej postrzegany margines bezpieczeństwa kosztem mocy traconej w postaci ciepła w tranzystorach GaN FET. Zilustrowano to na rysunku 5. Może to wynikać z konserwatywnych wytycznych inżynierii zarządzania lub z niechęci do zbytniego odchodzenia od wytycznych opartych na projektach, w których są stosowane tranzystory MOSFET. Układy LTC7890 i LTC7891 zapewniają jednak użytkownikowi wszystkie opcje dostosowane do jego potrzeb.

W praktyce projektowej ważne jest zachowanie marginesu termicznego dla przewidywanych warunków występujących w otoczeniu tranzystorów FET. Szczególnie istotne jest więc rejestrowanie za pomocą kamer termowizyjnych sprawności oraz szczytowych temperatur w punktach aktywnych tranzystorów FET występujących w skrajnych warunkach. Czas martwy, podobnie jak rezystancja bramki, ma bezpośredni i wyraźny wpływ na szczytowe obciążenie termiczne tranzystorów FET. Szczytowa temperatura górnego tranzystora FET dla testowanego tutaj stanu 12 V_OUT, 10 A wynosi 56,3°C przy zastosowaniu zoptymalizowanych rezystancji bramkowych. Stanowi to wzrost temperatury o 3°C w porównaniu ze ścieżką PCB o rezystancji 0 Ω, ale jest to wartość rozsądna, biorąc pod uwagę brak przepięć, które mogłoby uszkodzić tranzystory FET podczas stanów przejściowych. Jednakże, gdy tryb R_SET jest używany do zwiększenia czasu martwego do 35 ns, typowego dla sterowników bez inteligentnego lub adaptacyjnego sterowania czasu martwego bliskiego zeru, temperatura wzrasta o ponad 10°C do 66,5°C przy tej samej mocy dostarczanej do wyjścia — i jest to widoczne na obu tranzystorach FET (rysunek 6).

Staje się oczywiste, że ceną za konserwatywne podejście w tym zakresie jest spadek sprawności i straty cieplne, które pochłaniają budżet mocy. Te same straty cieplne mogłyby zostać wykorzystana do dostarczenia dodatkowych kilkudziesięciu watów mocy wyjściowej, gdyby zastosowano funkcję inteligentnego sterowania „near-zero”. Jest to kwestia do przemyślenia przy podejmowaniu decyzji, czy przy ustalaniu marginesu czasu martwego dla wygody należy priorytetowo traktować tradycję, a nie dane empiryczne.

Rysunek 4. Przejścia w inteligentnym sterowaniu czasem martwym bliskim zeru z wykorzystaniem zoptymalizowanej rezystancji bramki. Należy zauważyć, że w trybie aktywnego sterowania czasem martwym w węźle przełącznika nie widać obszaru przewodzenia wstecznego.

Rysunek 5. Przejścia w trybie RSET z czasem martwym wynoszącym 35 ns przy zoptymalizowanej rezystancji bramki. Czas martwy jest precyzyjnie kontrolowany, jednak okresy przewodzenia wstecznego, widoczne na przebiegach przełączania, są wyraźnie dostrzegalne przy napięciu 2 V, co powoduje znaczne straty.

Rysunek 6. Termiczna wizualizacja strat przełączania wynikających z różnych trybów sterowania czasem martwym. Górne zdjęcie wykonano przy napięciu wejściowym 24 VIN i wyjściowym 12 VOUT przy prądzie 10 A, przy zastosowaniu trybu „smart near-zero dead time” oraz zoptymalizowanej rezystancji bramki, co spowodowało osiągnięcie temperatury szczytowej 56,3°C na górnym tranzystorze FET. Na dolnym zdjęciu przedstawiono identyczne warunki przy czasie martwym wynoszącym 35 ns (typowo) skonfigurowanym w trybie RSET. Temperatura obu tranzystorów FET wzrasta do 66,5°C bez dostarczania dodatkowej mocy do wyjścia.

Proces projektowy należy rozpocząć od starannie przygotowanego projektu PCB, korzystając z ewaluacyjnych projektów referencyjnych dostarczonych przez firmę Analog Devices. Następnie, stosując dobre techniki pomiarowe w warunkach laboratoryjnych, należy wykonać pomiary w celu zweryfikowania projektu. Ostatecznie prowadzi to do uzyskania niezawodnego układu projektowego dla wyrobu końcowego. Dane zebrane podczas tego procesu, zgodnie z opisanymi procedurami i technikami, będą dokładne i wiarygodne. Dzięki rzetelnemu zrozumieniu kompromisów i sposobów ich równoważenia, lepsze decyzje dotyczące trybów pracy, wartości elementów zewnętrznych – a co ważniejsze, uzasadnienie tych decyzji – ostatecznie skrócą czas cyklu projektowego, ograniczą kosztowne iteracje i zapobiegną wielu frustracjom projektanta systemu.

Wnioski

Technologia GaN rozwija się w szybkim tempie, a liderzy w dziedzinie technologii szerokopasmowej nieustannie poprawiają wskaźnik C_G × R_DS(ON) wraz z każdą kolejną generacją oferowanych urządzeń. Chociaż rozmiar urządzenia, pojemność i rezystancja w stanie przewodzenia zmieniają się wraz z każdą nową iteracją, właściwe podejście do niezawodnego pomiaru i weryfikacji działania pozostaje niezmienne. Po prostu nie ma akceptowalnego zamiennika weryfikacji działania prototypu na stanowisku pomiarowym, która gwarantuje, że projekt jest opracowany rzetelnie i ma wystarczający margines bezpieczeństwa w skrajnych warunkach pracy.

Projekty zgodne z wytycznymi z arkusza danych, układy ściśle naśladujące rozmieszczenie i trasowanie na płytce ewaluacyjnej oraz pomiary przeprowadzone zgodnie z przedstawionymi tutaj wskazówkami zapewnią największe szanse na sukces już za pierwszym razem, bez konieczności ponownego projektowania.

Opracowanie: Jarosław Doliński